布局先进封装生态系,英特尔看见挑战与解决方案

日期:2022-05-17 来源:科技新报阅读:273
核心提示:处理器龙头英特尔(Intel)指出,随着数字时代对于运算需求的增长,处理器核心越来越多、效能越来越强大,一个关键问题将逐渐浮上台面,那就是该如何提供足够的资料吞吐量,才能够维持高效能、高输出的运算结果。
布局先进封装生态系,英特尔看见挑战与解决方案
 
来源:科技新报    原作者:Atkinson    2022-05-17 11:14:58
 
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处理器龙头英特尔(Intel)指出,随着数字时代对于运算需求的增长,处理器核心越来越多、效能越来越强大,一个关键问题将逐渐浮上台面,那就是该如何提供足够的资料吞吐量,才能够维持高效能、高输出的运算结果?大数据进一步催生高带宽、大容量内存的需求,但现实情况无法随心所欲地提升传输所需的功耗,需以有效率的方式传输大量数据。
 
英特尔表示,位于处理器核心内部的快取存储器为静态内存(SRAM)结构,储存单一位通常需要6个晶体管,享有几乎与核心一样快的速度,倘若加大快取存储器,十分耗能且需要不小的硅芯片面积;在处理器封装之外的系统内存为动态存储器(DRAM)结构,储存单一位仅需要一个晶体管和一个电容,设计上针对容量最佳化,提升速度反而不是件容易的事。两者间HBM(High Bandwidth Memory)以TSV(Through-Silicon Via)堆叠多个晶粒,单一封装使用1024bit总线宽度,提供更大空间和更高带宽,但需要更高密度、更先进封装技术,尽可能将HBM封装至靠近处理器处。
 
追求降低每单位位移动的功耗需求,并持续推动互连带宽与密度,不仅要求先进封装需达成全面性的创新,更需要整个产业生态系一同合作,从系统、电路板、封装再到复合晶粒体(die complex),都有要跨越的城池。英特尔已有推动系统、电路板、封装、晶粒开发和整合的路线图,与先进封装有关的内容。其中包括系统层级──透过改良后的晶粒和封装架构,降低每单位位移动时所需功耗、路板层级──整合光学传输,以便继续提升带宽速度与密度、封装层级──使用次世代热界面材料(TIM)改善散热、透过Coax MIL提升电源传输效率、共同封装光学传输元件、复合晶粒体──提升晶粒间的互连带宽,并制定相互沟通的产业标准(如UCIe)等。
 
英特尔强调封装技术有悠远历史,含大量使用的覆晶球栅阵列(FC-BGA),封装尺寸可达56×100mm,基板含24层金属层,未来将朝向92×92mm和26层迈进。芯片分拆理念不仅能够针对某个功能区块使用最佳制程生产,更能够将来自多家厂商的芯片整合至单一封装之中,大幅度提升良率和上市时间。为了落实真正的晶粒“即插即用”(Plug&Play),制定统一晶粒传输规范是首要之务。英特尔主导的UCIe(Universal Chiplet Interconnect Express)获得AMD、Arm、ASE、Google Cloud、meta、微软、高通、三星、台积电等众多厂商支持,让不同厂商代工厂的晶粒能封装内相互沟通。
 
至于异质整合,就是将多个不同功能的主动式晶粒整合至单一封装,原本散居电路板各处的芯片,聚集在面积更小的单一封装,对散热和供电形成挑战。晶粒间热阻、紧邻晶粒传来的热干扰,以及堆叠晶粒造成功率密度的提升,都是需要攻克的高墙。最后芯片间HSIO(High Speed Input/Output)主要通过铜导线传输,过去10年不断于封装和电路板持续创新,如制定短距离(short-reach)和长距离(long-reach)不同版,以至更快标准如XSR、XSR+。目前铜线传输速度最快可达224Gbps SerDes。
 
目前需要结合芯片、封装、系统层级的完全解决方案,并持续缩小间距,达成异质整合,汲取晶粒对晶粒互连标准的优势。英特尔需更佳设计系统,完成温度管理和电源供应,需一开始就纳入考量,无法事后追加。I/O传输效率的未来,需仰赖光学共同封装。 
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